`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2024/02/28 14:28:03
// Design Name: 
// Module Name: fifo_top
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module fifo_top(
    input           i_clk           ,
    input           i_rst           


    );

reg [7:0]      r_write_data            ;

wire  [7:0]    wo_fifo_data            ;  



 fifo_dirve fifo_dirve_u0(
    .i_clk                   (i_clk),
    .i_rst                   (i_rst),

    .i_write_data            (r_write_data),
    .i_write_valid           (1),
    
    .o_fifo_data             (wo_fifo_data)     

    );

always @(posedge i_clk, posedge i_rst)
begin
    if(i_rst)
        r_write_data <= 'd0;
    else if (r_write_data > 8'd199) 
        r_write_data <= 'd0;
    else
        r_write_data <= r_write_data + 'd1;
    
end






endmodule
